JAEN
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Technology
保有技術
低損失トランス設計、低損失な2次側整流回路（同期整流回路）の採用、低損失な部品選定（Xコンデンサ、電源制御用IC）により、省エネモード時の電源効率向上を達成しました。
昨今の複合機では、一般に製品を使用しない状態が続く場合は最も消費電力が小さい状態となる省エネモー ドにて製品を待機させます。
国際基準となるエネルギースタープログラムで規定される標準消費電力量（TEC2018）の測定においても、省エネモード時の消費電力の占める割合が増えており、省エネモード時の消費電力を低減する取り組みは製品使用時のCO2排出量を低減する上でも重要な位置付けとなっています。
そして、省エネモード時の消費電力を低減するには消費電流の低減と電源効率（AC電圧→DC電圧変換効率）の向上が重要となります。
本技術は、以下の技術で構成されます。
① 低損失トランス設計
電源トランスは複数の巻き線とそれらを磁気的に結合させるコアによって構成されます。
このようなトランス構造や設計パラメータを最適化することで電源効率向上を実現しました。
・実効断面積の大きいコア(PQコア*1）を採用し、コアの鉄損を低減
・コア間に設けているギャップ長が短くなるようにトランスパラメータ設計し、周辺部品（MOS－FET*2 / スナバ*3）の損失を低減
・補助巻き線数を省エネ最適となるように見直し、電源制御用ICの消費電力を低減
② 低損失な2次側整流回路の採用
従来のダイオード整流方式では損失が大きいため、MOS-FETで整流する同期整流回路を用いて2次側整流回路の損失を低減しました。
③ 低損失な部品選定
Xコンデンサ*4容量が大きいとノイズ抑制効果は高くなりますが、損失も大きくなります。
そのため、ノイズと電源効率のバランスを考慮し容量を決定しました。
また、従来よりも低損失な電源制御用ICの選定により電源効率向上しています。
*1 （PQコア）：円柱形の中脚の断面積を広く、外脚形状を変えることで、小型化したコア
*2 （MOS-FET）：電界効果トランジスタ。バイポーラートランジスターに比べて、高速動作に優れており、高速スイッチング動作が可能な素子
*3 （スナバ）：MOS-FETがON/OFFする際に発生する急激な電圧上昇（サージ電圧、スパイクノイズ）を抑制する保護回路
*4 （Xコンデンサ）：電源ラインのノーマルモードノイズを低減するためのコンデンサ
電源効率への影響が大きい子部品に着目し、低損失トランス設計/同期整流回路の採用/低損失な部品選定を実施することで、前身シリーズとなるIM C4500/5500/6000からIM C4510/5510/6010で10%の電源効率向上を達成しました。
消費電流低減も含め製品としては、前身シリーズから約50%の消費電力低減を達成し、競合他社よりも優位となっています。
近年、パワー半導体材料として注目されている、窒化ガリウム（GaN）のパワーデバイスによる更なる低損失部品の採用検討。
現行のシリコンよりも高温、高速、高電圧での動作が可能で、低消費電力の特徴がある。